fix vertical rate bug in BDS60
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parent
2b1f2a5878
commit
fd8bb8386f
@ -336,7 +336,7 @@ def isBDS44(msg, rev=False):
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# Bits 1-4 are reserved and should be zero
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# Bits 1-4 are reserved and should be zero
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if util.bin2int(d[0:4]) != 0:
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if util.bin2int(d[0:4]) != 0:
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result &= False
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result &= False
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if not result:
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if not result:
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return False
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return False
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@ -794,7 +794,7 @@ def vr53(msg):
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if d[46] == '0':
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if d[46] == '0':
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return None
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return None
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sign = d[47] # 1 -> minus
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sign = int(d[47]) # 1 -> minus
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value = util.bin2int(d[48:56])
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value = util.bin2int(d[48:56])
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if sign:
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if sign:
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@ -925,7 +925,7 @@ def vr60baro(msg):
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if d[34] == '0':
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if d[34] == '0':
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return None
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return None
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sign = d[35] # 1 -> minus
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sign = int(d[35]) # 1 -> minus
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value = util.bin2int(d[36:45])
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value = util.bin2int(d[36:45])
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if sign:
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if sign:
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@ -949,7 +949,7 @@ def vr60ins(msg):
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if d[45] == '0':
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if d[45] == '0':
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return None
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return None
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sign = d[46] # 1 -> minus
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sign = int(d[46]) # 1 -> minus
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value = util.bin2int(d[47:56])
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value = util.bin2int(d[47:56])
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if sign:
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if sign:
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